编者注：在现代高速设计中，单独分析信号完整性、电源完整性和 EMC 是不够的。整体方法对于成功的设计至关重要。
背景问题：当信号跨越层上相邻参考平面之间的分段区域时，经常会出现有关信号完整性的讨论。一些人认为信号不应跨越分段，因为这可能会增加串扰和 EMC 问题，而另一些人则认为，通过仔细设计电源/接地层上的层堆叠和分段间隙宽度，应该不会有问题。那么，什么是正确的方法呢？当然，最好的答案是“视情况而定！”本文探讨了信号通过分段平面时的场景。
首先，我们考虑一个典型的 四层PCB 总厚度为 62 密耳的叠层。表层为信号层，内层为平面层。走线宽度为 7/8 mil，差分阻抗为 100 欧姆，单端阻抗为 56 欧姆。
在现代电子产品设计中，产品中具有多个电源轨是很常见的，这意味着四层板中的电源平面将不可避免地被划分。因此，在布线过程中不可避免地会出现信号交叉的情况。
假设一对表面传输线穿过相邻层之间50密耳宽的间隙，如图所示，示出了微带线穿过间隙之前和之后的横截面。考虑从表面到相邻功率参考层的电介质厚度H1。由于间隙处没有相邻的电源参考面，而下一个参考面是与底层相邻的地，因此间隙处的电介质厚度等于H1加上1oz电源层的厚度，加上下一个电介质层H2。如果电源层的厚度为 1.2mil，则间隙处的总电介质厚度为 51.2mil。
该拓扑的一阶近似是具有两种不同阻抗的三段传输线的组合。第一段和最后一段均为100欧姆差分阻抗和56欧姆单端阻抗，而间隙部分的传输线差分阻抗为134欧姆，单端阻抗为103欧姆。它的阻抗比其他部分高，造成这里的信号反射。反射的高度和宽度是相应信号上升时间和间隙几何形状的函数。上升时间越快，间隙越宽，引起的反射就越大。图 3 显示了仿真结果。
第一段和第三段传输线使用TLines-LineType (ADS)的2D模型进行仿真，而间隙处的传输线则使用3D电磁场求解器(Momentum或EMPro)进行仿真，以获得当信号通过。介电材料相同。提取 S 参数并在原理图中使用。
该拓扑的总长度为 2.65 英寸，其中传输线第一段 (L1) 的长度为 500 密耳，第三段 (L2) 的长度为 2 英寸。 3D零件被分成三段，每段50密耳，以便于调整间隙宽度，同时确保总长度保持不变。
使用两个间隙宽度来比较间隙大小的影响。电源层之间 50 万的间隙很常见，并且代表最坏的情况。 5 百万间隙是最佳方案，也是从传输线到焊盘的典型最小值。
在端口1处施加差分激励源，差分阻抗的比较如图4所示。为了方便查看端口2处的阻抗，使用巴伦转换器将端口4转换为端口2。红色曲线表示结果对于 50 mil 间隙，与 5 mil 间隙的结果（蓝色曲线）相比，它表现出更高的阻抗不连续性。这是因为发射脉冲的高度由上升时间和间隙宽度决定。由于与间隙宽度相比，上升时间的空间长度较小，因此仅改变上升时间无法实现最大阻抗不连续性。这将通过下面的模拟来证明。
在端口 2 处应用激励源，间隙为 50 mil，并与端口 1 的输入信号进行比较，如下图所示。由于间隙之前有 2.05 英寸的延迟，加上传输线中的损耗，信号边缘会变慢。正如预期的那样，反射的幅度确实较低。
这里对单端情况进行分析，如图。红色曲线代表 50 mil 间隙，蓝色曲线代表 5 mil 间隙，黑色曲线代表无间隙。上升时间为 20 ps，间隙为 50 mil 时反射电压最高，导致传输线延迟与无间隙情况相比略有增加。
在所有三种场景中，都可以观察到典型的近端串扰和远端串扰曲线变化。传输线之间通过间隙的紧密耦合会导致更高的反射，从而导致更大的近端串扰。
这里对单端情况进行分析，如图。红色曲线代表 50 mil 间隙，蓝色曲线代表 5 mil 间隙，黑色曲线代表无间隙。上升时间为 20 ps，间隙为 50 mil 时反射电压最高，导致传输线延迟与无间隙情况相比略有增加。
在所有三种场景中，都可以观察到典型的近端串扰和远端串扰曲线变化。当穿过间隙时，传输线之间的紧密耦合会导致更高的反射，从而导致更大的近端串扰。
当间隙为 50 mil 时，近端串扰脉冲显着增加，而远端串扰仅略有增加。与近端串扰电压不同，远端串扰电压的峰值随耦合长度的变化而变化。在一定的时间延迟 (TD) 下，其幅度在攻击线信号上升时间的 50% 左右达到峰值。
类似地，来自攻击线路的信号耦合到远端串扰电压，远端串扰电压耦合回攻击线路，影响上升时间。攻击线远端的波形是远端串扰电压与原始信号电压的叠加，没有串扰。由于远端距源端2.65英寸，远端串扰已接近饱和。将传输线最后一段的长度减少到 100 mil，如图 7 所示，可以更容易地理解间隙对远端串扰的影响。
红色曲线表示上升时间为7 ps的输入信号（V20），青色曲线（V8）表示远端传输信号的波形，浅蓝色（V5）表示近端串扰，浅绿色（ V6)代表远端串扰，深绿色(V15)代表经过TL13后在节点V44的攻击信号。由于间隙部分的高阻抗特性，在该传输线段上可以看到由于反射增加而引起的过冲。
橙色波形 (V13) 显示远端负串扰脉冲，与 V15 处的攻击信号的上升沿一致。近端串扰也与 V15 处的正反射一致。由于攻击信号在通过间隙时会经历延迟，反射的附加电压摆幅会增加远端串扰脉冲的幅度，其倒转形状反映了反射脉冲的形状，如深绿色波形所示（ V14)，然后耦合回攻击信号并导致上升时间衰减，直到离开耦合部分，如洋红色曲线 (V16) 所示。
本文要解决的问题是，当信号通过分段平面时，由于阻抗不匹配，传输信号会发生正反射和负反射，反射时间等于通过间隙的时间。这增加了信号和远端串扰脉冲的幅度，从而与远端串扰的波形成比例地减慢了传输信号的上升时间。
考虑到分段平面和边缘处的多个返回路径，形成有效的缝隙天线，向外辐射噪声。为了满足 EMI FCC B 类辐射要求（3 米范围），辐射噪声在 100-30 MHz 范围内必须小于 80 mV/m，在 200 MHz-216 GHz 范围内必须小于 1 mV/m。
当微带线穿过分段平面时，由于不连续的返回路径和缺乏屏蔽，噪声会辐射到自由空间。通过 3D 仿真软件可以实现相邻参考平面之间间隙处的返回电流密度的可视化。
图 8 比较了相邻参考平面上的单端信号返回电流密度。左侧，4 GHz 正弦波穿过 50 mil 的间隙，而右侧，它穿过 5 mil 的间隙。选择 4 GHz 信号是因为它代表典型 8 层 PCIe 板上 3 Gbps PCIe Gen 4 的奈奎斯特频率。通过将信号从端口 1 驱动到端口 2，并正确端接端口 3 和 4，可以清楚地观察分段处参考平面上返回电流密度的分布。
请注意，受害线所在间隙边缘的电流密度略有增加。这表明相邻线路上的返回电流会导致额外的远端串扰电压，如前所述。从这个角度来看，单端线交叉分段可能不是最佳方法。
图 9 显示了当 4 GHz 差分信号通过 50 mil（左）和 5 mil（右）间隙时参考平面上的返回电流密度。可以观察到，两个差分对之间的最大电流密度集中在分段的边缘处，只有一小部分沿着间隙传播。
当单端信号从端口 1 输入到端口 2 且其他端口端接时，图 10 显示了平面层 L2 和 L3 上的电流方向。可以看出，当电流方向为从端口2到端口1时，L2上的返回电流在间隙远端（端口1侧）分成两部分。另外，L3上有两个反向旋转电流，主要集中在间隙的左右半部分。这些是由沿着 L2 间隙边缘的反向旋转电流将电磁能量注入平面腔引起的。值得注意的是，L2和L3上的旋转电流方向相反。
然而，当将差分信号施加到两条传输线上时，如图11所示，可以观察到沿着间隙边缘的电流方向是相同的。还需要注意的是，L3 上的旋转电流是单向的，集中在差分对和间隙之间。这里的问题是，即使向两条传输线施加差分信号，仍然有电流流向间隙边缘，将噪声引入平面腔并辐射到自由空间，从而引起 EMI。
在前面的分析中，差分对的例子假设了内部完美匹配，但实际上这种情况很少见。布线长度不等、玻璃纤维效应、连接器引脚长度差异或更改层时差分通孔不对称等因素可能会导致内部延迟不匹配。当这些情况发生时，一些共模信号可以转换为差模信号。如图 12 所示，转换程度取决于内部延迟失配。在理想的差分对中，Vdiff 表示 P 和 N 信号之间的电压差。如果它们的相位差为180度，则共模电压将增加一倍，并且不会有共模电压。然而，当存在时滞时，差分对的相位差不是180度。考虑到时滞，差分信号将会变形，从而产生共模电压 (Vcom)。共模电压的幅度和形状与相位偏移成正比。如果P、N相位相同，则不存在差分电压，全部成为共模电压。共模电压也需要一个返回路径，如果该路径中断，其返回电流将像单端返回电流一样通过分割平面。
根据一些PCIe布线规范，最坏情况的偏差为0.21UI（3UI代表一位的时间）。在 PCIe Gen8 0.21Gbps 下，26.3UI 偏移对应于 50ps。与理想情况相比，经过 13m 间隙的情况相当于内部相移，如图 8 所示。正如预期，共模电压穿过隔板，共模返回电流与单端线穿过隔板的情况类似（图100）。唯一的区别是不存在XNUMX%共模电流，因此也会存在差模返回电流。
最后要解决的问题是，如果相邻接地层和分隔电源层之间存在极薄的介电层，则在穿过分隔层时，它将作为更好的返回路径。从逻辑上讲，从信号完整性的角度来看，这是有意义的，因为传输线的阻抗随着传输线和分区参考平面之间的电介质厚度的增加而减小。
在前面的示例中，我们假设厚度为 62 密耳的四层板。这几乎决定了叠层中内层电介质的厚度。为了将参考平面移近电源平面之间的间隙，PCB 层数需要增加到至少 6 层，以保持堆叠对称性和总厚度。
如果减小间隙下方电介质的厚度，重新模拟 5 mil 间隙、单端情况，结果如图 14 所示。该薄电介质层设置为 2 mil，这是去耦的常见厚度电源层上埋有电容芯。添加 H5 的 1 密耳厚度和电源层 L1.2 的 2 密耳厚度，如图 1 所示，间隙下方的总电介质厚度为 8.2 密耳。
在左图中，可以看到大部分返回电流在参考平面 L2 中的间隙周围转移。右图中，当信号通过间隙时，大部分返回电流流向传输线下方的参考平面L3，但仍有一些电流残留在L2的间隙附近，从而辐射出一些噪声。
从信号完整性的角度来看，反射信号和近端串扰噪声基本减半，如图15所示。发射信号的上升时间衰减较小，远端串扰也得到改善。
回到主要问题，哪种观点是正确的？两者都不完全正确。本文讨论了微带线穿过分割平面的几种场景。从信号完整性的角度来看，在某些条件下，微带线穿过分割面是可以接受的。例如，在上面的模拟中，只要将分割平面之间的间隙减小到5mil，并且在相邻平面层之间添加薄介电层，串扰就不会显着增加。根据实际的噪声容限，这可能不会产生影响。
然而，从EMC的角度来看，仍然存在更多的风险和担忧。永远不会出现某些返回电流永远不会流到分割平面间隙边缘的情况，因此仍然存在 EMI 风险。由于实际设计中存在大量相互关联的因素，因此很难有一个适用于此处或任何其他情况的通用规则。
一般来说，微带线应避免穿过分割平面。然而，当对实际布局和电路板叠层进行详细分析不可行时，可以探索减轻噪声辐射的替代方法，例如添加额外的外部屏蔽。
最后，本文强调，在现代高速设计中，我们不能局限于仅单独考虑信号完整性、电源完整性或 EMC。这三者必须同时考虑。如果我们只考虑信号完整性而不考虑 EMC，我们可能会得出错误的结论，从而导致最终产品的 EMC 兼容性测试可能失败。